三星電子為了加強下一代“Fan-Out(FO)”封裝技術(shù)，引入了一種新工藝替代SAP工藝。為了應(yīng)對HBM(High Bandwidth Memory)等先進半導(dǎo)體的日益普及，計劃采用新的封裝工藝來提高基板的集成度。

  4月12日，三星電子團隊負(fù)責(zé)人Lee Chung-seon在“2023年先進半導(dǎo)體封裝創(chuàng)新工藝大會”上，公布了下一代封裝技術(shù)路線圖，該會議在韓國首爾舉行。

  三星電子團隊負(fù)責(zé)人Lee Chung-seon在“2023年先進半導(dǎo)體封裝創(chuàng)新工藝大會”上發(fā)表主題演講▲

  據(jù)柔性電路板廠了解：三星電子去年底新設(shè)了專門負(fù)責(zé)先進封裝的AVP業(yè)務(wù)團隊，一直專注于開發(fā)相關(guān)技術(shù)。目前，三星電子重點布局的先進封裝有兩個領(lǐng)域：扇出型(FO)、3D等小芯片封裝和2.5D、3.5D等大芯片封裝。

  其中，扇出型(FO)封裝是一種將輸入/輸出(I/O)端子線路引出芯片外部的技術(shù)?？梢栽谕獠糠胖酶嗟腎/O端子，并縮短半導(dǎo)體和主板之間的布線長度，從而提高電氣性能和熱效率。三星電子已經(jīng)開發(fā)并量產(chǎn)了FO-WLP、FO-PLP等技術(shù)，分別應(yīng)用于晶圓級封裝和矩形面板封裝。

   然而，它面臨的挑戰(zhàn)是巨大的。扇出型(FO)封裝為了應(yīng)對HBM等下一代存儲器，必須進一步縮小電路板(PCB)的電路間隔。HBM是將多個DRAM垂直連接在一起的半導(dǎo)體，具有更高的帶寬，可以更快地傳輸數(shù)據(jù)。

  團隊負(fù)責(zé)人Lee Choong-seon表示：“目前，通過SAP工藝，可以在電路板上實現(xiàn)2/2微米的線路間距。如果HBM技術(shù)變得更先進，則需要將間距減少到1/1微米或更小，但通過SAP工藝存在限制。”

   因此，三星電子正在考慮將Damascene工藝作為SAP工藝的替代方案引入。Damascene是一種在電路部分形成凹槽，并通過電解沉積形成電路的工藝。

  Lee補充說:“Damascene工藝是實現(xiàn)下一代扇出型(FO)封裝微細(xì)電路的重要方向。”

  “2023年先進半導(dǎo)體封裝創(chuàng)新工藝大會”是由電子行業(yè)媒體THE ELEC和電子知識頻道YiLec共同舉辦的活動，旨在探討在半導(dǎo)體行業(yè)中越來越重要的先進封裝材料和工藝技術(shù)。韓國封裝領(lǐng)域的主要公司參加了本次會議，包括三星電子、SK海力士、Stats Chippack Korea、LG化學(xué)、Henkel、MK Electronics和Cadence Korea等。

  封裝是一種將加工完成的晶圓切割成芯片并進行包裝的后工藝技術(shù)。由于微型化電路的前工藝技術(shù)逐漸達到瓶頸，業(yè)界一直在開發(fā)能提高半導(dǎo)體性能和效率的先進封裝技術(shù)來代替前工藝。特別是，有效去除芯片產(chǎn)生的熱量的散熱技術(shù)和耐高溫保持芯片性能的耐熱技術(shù)正在成為主要課題。