PCB的設(shè)計(jì)是一款產(chǎn)品能否成功的關(guān)鍵,從選材到布線,無一不透露這精細(xì)。在這里,就讓柔性電路板廠為你推薦十五項(xiàng)PCB設(shè)計(jì)技巧供大家參考下,覺得有用的話要及時(shí)收藏哦~
1、如何選擇PCB板材?
選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn),設(shè)計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz的頻率)時(shí)這材質(zhì)問題會(huì)比較重要。
例如,現(xiàn)在常用的FR-4材質(zhì),在幾個(gè)GHz的頻率時(shí)的介質(zhì)損(dielectric loss)會(huì)對(duì)信號(hào)衰減有很大的影響,可能就不合用。就電氣而言,要注意介電常數(shù)(dielectric constant)和介質(zhì)損在所設(shè)計(jì)的頻率是否合用。
2、如何避免高頻干擾?
要想避免高頻干擾就要盡量降低高頻信號(hào)電磁場的干擾,也就是所謂的串?dāng)_(Crosstalk),可用拉大高速信號(hào)和模擬信號(hào)之間的距離,或加ground guard/shunt traces,在模擬信號(hào)旁邊還要注意數(shù)字地對(duì)模擬地的噪聲干擾。
3、在高速設(shè)計(jì)中,如何解決信號(hào)的完整性問題?
信號(hào)完整性基本上是阻抗匹配的問題,而影響阻抗匹配的因素有信號(hào)源的架構(gòu)和輸出阻抗(output impedance),走線的特性阻抗,負(fù)載端的特性,走線的拓樸(topology)架構(gòu)等。
解決的方式是靠端接(termination)與調(diào)整走線的拓樸。
4、差分布線方式是如何實(shí)現(xiàn)的?
差分對(duì)的布線有兩點(diǎn)要注意,一是兩條線的長度要盡量一樣長,另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變,也就是要保持平行。
平行的方式有兩種,一為兩條線走在同一走線層(side-by-side),一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實(shí)現(xiàn)的方式較多。
5、對(duì)于只有一個(gè)輸出端的時(shí)鐘信號(hào)線,如何實(shí)現(xiàn)差分布線?
要用差分布線一定是信號(hào)源和接收端也都是差分信號(hào)才有意義,所以對(duì)只有一個(gè)輸出端的時(shí)鐘信號(hào)是無法使用差分布線的。
6、接收端差分線對(duì)之間可否加一匹配電阻?
接收端差分線對(duì)間的匹配電阻通常會(huì)增加,其值應(yīng)等于差分阻抗的值,這樣信號(hào)品質(zhì)會(huì)好些。
7、為何差分對(duì)的布線要靠近且平行?
對(duì)差分對(duì)的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫?,所謂適當(dāng)?shù)目拷且驗(yàn)檫@間距會(huì)影響到差分阻抗(differential impedance)的值, 此值是設(shè)計(jì)差分對(duì)的重要參數(shù),需要平行也是因?yàn)橐3植罘肿杩沟囊恢滦浴H魞删€忽遠(yuǎn)忽近, 差分阻抗就會(huì)不一致, 就會(huì)影響信號(hào)完整性(signal integrity)及時(shí)間延遲(timing delay)。
在這里小編先介紹下前面的七項(xiàng)PCB設(shè)計(jì)技巧,明天小編再介紹后面八項(xiàng),不要錯(cuò)過哦~